芯片为什么做不到两纳米以下？答案可能让很多人意外：卡住芯片脖子的，压根不是光刻机，而是电子自己开始“穿墙”。

芯片制程越先进，数字越小，很多人就越容易把“2纳米”理解成一条只有2纳米宽的线路，其实，这个数字早已不是严格意义上的尺寸标尺，而更像是芯片行业用来区分技术代际的名字。

从1997年前后开始，制程节点和实际物理尺寸的关系就越来越松，如今芯片内部没有哪个核心结构真的只有2纳米宽，连最细的金属间距通常也在20纳米左右。

真正让工程师头疼的，不是“刻不刻得出来”，而是刻出来之后，电子还能不能老老实实待在该待的地方。

晶体管可以理解成一个控制电子流动的开关，栅极负责把通道打开或关闭，电子通过时代表“1”，不通过时代表“0”。可当这道“门”缩小到几纳米，电子就开始不按规矩办事。

即使闸门已经关上，电子仍可能直接穿过原本无法通过的区域，这种现象叫量子隧穿效应，像水龙头阀门拧紧了，水却还从缝隙里慢慢渗出来。芯片尺寸越小，电子“穿墙”的概率越高，漏电、发热和功耗失控也会跟着出现。

韩国科学技术院的研究团队通过计算机模拟发现，在材料和结构合适的情况下，晶体管通道长度低于大约4纳米后，电子泄漏才有望得到明显抑制。但这个数字不是一条绝对不变的红线，它还取决于金属电极的材料，以及半导体接触界面的原子排列。

这里说的4纳米，是晶体管通道的真实物理长度，不能和厂商宣传中的“2纳米”“3纳米”画等号，眼下最先进的晶体管，实际通道长度还没有真正撞上这道物理门槛。

为了压住漏电，工程师已经换了思路，过去的FinFET结构，栅极只能包住通道的三个面；进入3纳米以下后，这种控制能力逐渐吃紧。新的GAA，也就是全环绕栅极结构，则把栅极从四周包住纳米片，像给电子通道套上了更严密的控制层。

台积电的2纳米工艺采用了GAA结构，在相同功耗下，性能预计提升10%到15%；保持同样性能时，功耗则有望下降25%到30%。但先进工艺不是做出样品就算成功，能不能稳定量产、良率能不能撑住，才是最烧钱的关卡。

行业估算显示，台积电N2早期良率大约在65%到75%之间，到了2026年，行业最大的难题已经从“能不能做出来”，转向“产能够不够用”。台积电2纳米预计在2025年底进入大规模量产，苹果还提前锁定了超过一半的初始产能，用于iPhone 18芯片。

三星也在追赶，其2纳米良率从2026年初约60%提升到80%左右，并拿下了特斯拉AI5和博通的订单。两家巨头都在往更小节点冲刺，但每缩小一步，设备、材料、工艺和验证成本都在明显上升。

光刻机当然没有停下来，ASML的High NA EUV设备把数值孔径从0.33提高到0.55，理论分辨率也从约25纳米推进到约15纳米，英特尔代工已经在18Å工艺的部分图层中使用这类设备，并进入高量产阶段。

这说明光刻技术仍能继续把线路做得更细，问题在于，线路刻得再漂亮，也不能改变电子本身的量子规律。光刻机负责“画线”，却无法命令电子停止隧穿。

芯片行业正在准备另一条路，CFET架构就是其中之一，它把N型和P型晶体管上下堆叠，在相同面积里塞进更多器件。比利时微电子研究中心预计，CFET大约在2033年前后实现商业化，并将成为2纳米以下的重要方向。

台积电和三星都已经做出了CFET原型，台积电在2025年底展示了超紧凑型存储单元，三星则在2026年拿出了目前尺寸最小、纳米片层数最多的CFET。

材料也可能换代，二硫化钼等二维半导体只有原子层厚度，电子运动距离更短，量子隧穿反而更容易控制。有团队利用边缘接触工艺制造二硫化钼晶体管，关断时的漏电流比传统结构低了接近两个数量级。

北京大学团队还用碳纳米管做出了全碳纳米管CFET逻辑电路，为硅基芯片准备了一个替代方向。按照比利时微电子研究中心的预测，到2041年前后，晶体管中的主要硅材料可能逐步被二硫化钼等二维半导体取代。

所以，2纳米并不是芯片尺寸的终点，更不是光刻机单方面决定的结果。人类真正面对的，是电子在极小尺度下逐渐摆脱控制；芯片的下一场突破，拼的不是谁把机器做得更猛，而是谁能让电子重新听话。